ATLAS를 이용한 Flash EEPROM Cell의 simulation 연구

Abstract

본 논문은 플래시 EEPROM 셀의 동작 특성의 분석을 위하여 공정 시뮬레이터인 SILVACO사의 ATHENA를 이용하여 2단 적층형 게이트 플래시 메모리 셀의 구조를 설계한 후, 셀을 소자 시뮬레이터인 ATLAS를 이용하여 기본 동작인 쓰기/소거시의 전기적인 특성을 조사하였다. 게이트 산화막 두께와 게이트 채널 길이의 변화가 문턱전압에 미치는 영향을 분석하였는데, 게이트 산화막 두께가 작아지면 문턱전압이 낮아지는 것을 볼 수 있었다. 게이트 채널 길이가 작아지면 문턱전압이 심하게 낮아지는 것을 알 수 있었는데, 이것은 채널이 짧아지면 DIBL에 의해 문턱전압이 감소하기 때문이다. 프로그램시 선택되지 않은 셀에서 소스 바이어스가 0 (V)인 경우에는 누설전류가 컸지만, 소스 바이어스에 약간의 양의 바이어스를 인가하면 문턱전 누설전류는 급격히 감소하였다.

The operation of flash EEPROM cell was investigated by using the process simulator ATHENA and the device simulator ATLAS of SILVACO for the stacked gate flash memory cell structure.

The operation of flash EEPROM cell was investigated by using the process simulator ATHENA and the device simulator ATLAS of SILVACO for the stacked gate flash memory cell structure.