ν-MOS를 이용한 신경망 WTA 회로의 설계

Abstract

본 논문은 v-MOSFET소자를 이용한 신경망 WTA(Winner-Take-All)회로의 설계에 관하여 기술한다.

v-MOS소자는 기존의 MOS소자와 비교할 때 폴리층이 하나 추가된 공정을 거침으로써 하나의 트랜지스터 내에서 다중입력 신호를 수용할 수 있다.

본 논문에서는 v-MOSFET의 이러한 다중 입력 수용기능을 이용하여 신경망 WTA회로를 설계하였다. WTA회로는 v-MOS반전기 회로, 스윗칭회로, 논리회로 블럭으로 구성되었다. 설계된 WTA회로는 제어신호의 모드를 달리함으로써, 최대값 또는 최소값 판별기능을 수행할 수 있다.

또한 v-MOS를 이용하여 WTA학습에 필요한 4-비트 A/D변환기를 설계하였다. 4-비트 A/D변환기는 v-MOS를 이용하면 총 28개의 트랜지스터로 구성되는 것에 비해, CMOS를 이용하면 총 398개의 트랜지스터가 필요하다.

설계된 회로들의 시뮬레이션은 AIM-SPACE를 사용하여 수행되었으며, 1.2㎛ 2층 폴리 2층 금속 COMS설계 규칙에 따라 레이아웃 되었다.

This paper describes the design of neural Winner-Take-All circuit using v-MOSFET device.

v-MOS device can accept multi-input signals in a transistor by adding one more poly process compared with the conventional CMOS processing.

In this paper, neural WTA circuit is designed using such a multi-input acceptable characteristic of v-MOSFET.

The WTA circuit is composed of v-MOS inverter circuit, switching circuit and logic circuit block. The designed WTA circuit can perform maximum or minimum value selecting function by choosing the control input mode.

A/D converter can be made with total 28 transistors by using v-MOS structure with comparision of total 398 transistors of CMOS structure.

These circuits are simulated using AIM-SPICE, and designed by applying 1.2㎛ double-poly double-metal CMOS design rule.

This paper describes the design of neural Winner-Take-All circuit using v-MOSFET device.

v-MOS device can accept multi-input signals in a transistor by adding one more poly process compared with the conventional CMOS processing.

In this paper, neural WTA circuit is designed using such a multi-input acceptable characteristic of v-MOSFET.

The WTA circuit is composed of v-MOS inverter circuit, switching circuit and logic circuit block. The designed WTA circuit can perform maximum or minimum value selecting function by choosing the control input mode.

A/D converter can be made with total 28 transistors by using v-MOS structure with comparision of total 398 transistors of CMOS structure.

These circuits are simulated using AIM-SPICE, and designed by applying 1.2㎛ double-poly double-metal CMOS design rule.