파이프라인 (63,51) DEC BCH부호/복호기의 설계 및 제작

Abstract

Altera Maxplus Ⅱ tool을 이요하여 이동통신 등에 사용되는 (63,51) DEC (Double Error Correction) BCH 부호/복호기(CODEC: enCOder/DECoder)를 설계하였다. FPGA(Field Programmable Gate Array)칩을 이용하여 설계하는데 있어 가장 비효율적이고 어려운 문제 중의 하나가 칩 내부 셀을 이용하여 메모리를 구현하는 것이다. 따라서 보다 효율적인 내부 셀 이용을 위해 메모리 사용을 최소화 시키는 것이 평요하다. 부호/복호기를 설계함에 있어서 가장 복잡한 연산을 수행하는 부분인 에러 위치 다항식의 계수를 찾는 부분에 대해서 메모리 사용량과 면적을 줄이기 위해 알고리즘 계산 방식을 적용하였다. 적용된 알고리즘 계산 방법은 복잡한 다항식의 계산을 대신하여 메모리를 사용하게 되는데, ?繭? Galois Field(GF)의 특성을 이용한 곱셈과 나눗셈을 활용하여 사용되는 롬의 크기를 최소화 할 수 있도록 설계하였다. 또한 상대적으로 긴 복호화 시간을 부호화 시간과 동일하게 하기 위해 복호기를 파이프라인 구조로 설계하여 부호기와 복호기 사이 부호화 시간의 불균형을 해소하였다. 본 논문의 BCH 부호/ 복호기는 Altera FPGA tool인 Maxplus Ⅱ 상에서 설계하였고, 16.6Mhz로 동작하는 것이 시뮬레이션으로 확인되었다. 설계된 회로는 Max 7000 칩 2개로 구현하여 정상 동작함을 확인하였다.

This paper designs (63,51) DEC (Double Error Correction) BCH (Bose-Chaudhuri-Hocquenghem) CODEC (encoder/DECoder). When this system is designed with FPGA( Field Programmable Gate/Array) chip, there are many restriction. First of all, it is not efficient to use memory in FPGA chip and it is very difficult to find a coefficient of error locator polynomial. So, we suggest new algorithmic computation method. The applied new algorithmic computation method can reduce the usage of memory cell and area. Also, this algorithmic computation method use look-up-table in place of complicated polynomial calculation. The capacity of look-up-table can be reduced by using characteristics of Galois Field. Total systems are designed with pipelined architecture. So, difference of coding cycle between encoding time and decoding time can be solved. These systems are simulated and fabricated with Altera FPGA tools. (MAX+PLUS Ⅱ Ver. 7.0) We can see that this chip in implemented by FLEX 10K operates as 16.6Mhz.

This paper designs (63,51) DEC (Double Error Correction) BCH (Bose-Chaudhuri-Hocquenghem) CODEC (encoder/DECoder). When this system is designed with FPGA( Field Programmable Gate/Array) chip, there are many restriction. First of all, it is not efficient to use memory in FPGA chip and it is very difficult to find a coefficient of error locator polynomial. So, we suggest new algorithmic computation method. The applied new algorithmic computation method can reduce the usage of memory cell and area. Also, this algorithmic computation method use look-up-table in place of complicated polynomial calculation. The capacity of look-up-table can be reduced by using characteristics of Galois Field. Total systems are designed with pipelined architecture. So, difference of coding cycle between encoding time and decoding time can be solved. These systems are simulated and fabricated with Altera FPGA tools. (MAX+PLUS Ⅱ Ver. 7.0) We can see that this chip in implemented by FLEX 10K operates as 16.6Mhz.