VLSI 디지털 회로용 범용 자동 패턴 생성기에 관한 연구

Abstract

VLSI 회로망에 사용할 수 있는 범용 자동 시험 패턴 생성기(UATPG)의 기법에 대하여 연구 하였다. UATPG는 기존 ATPG의 용량을 확장하고 CAD 사용자에게 편리한 환경을 제공하는데 초점을 맞추어 설계되었다. 함수적 게이트의 신호선 논리가 확인 및 고장 값 전달을 효과적으로 수행하기 위하여 경험적인 기법을 고안하여 사용하였다. 또한, 시험성을 고려한 설계(DFT)에 사용되는 기억소자(Flip-Flop)가 의사 입출력으로 이용되어 VLSI 디지털 회로망의 시험성을 한층 높여 주었다. 따라서, UATPG는 사용의 용이성과 성능면에서 좋은 결과를 보여 주었다.

In this paper we propose a Universal Automatic Test Pattern Generator (UATPG) for VLSI digital circuits. UATPG is designed to extend the capabilities of the existing ATPG and provide a convenient environment to Computer-Aided Design (CAD) users. We employ heuristic techniques in backtracing and fault propagation for functional gates. In addition, flip-flops with Design For Testability (DFT) [1] are exploited for pseudo-PIs and pseudo-POs to enhance the testabilities of VLSI digital circuits [2] UATPG shows a good enhancement in convenient usage and performance.

In this paper we propose a Universal Automatic Test Pattern Generator (UATPG) for VLSI digital circuits. UATPG is designed to extend the capabilities of the existing ATPG and provide a convenient environment to Computer-Aided Design (CAD) users. We employ heuristic techniques in backtracing and fault propagation for functional gates. In addition, flip-flops with Design For Testability (DFT) [1] are exploited for pseudo-PIs and pseudo-POs to enhance the testabilities of VLSI digital circuits [2] UATPG shows a good enhancement in convenient usage and performance.